Tugas Pemodelan Sistem ( Validasi dan Verifikasi )

VALIDASI DAN VERIFIKASI
– Validasi merupakan proses penentuan apakah model konseptual simulasi benar-benar merupakan representasi akurat dari sistem nyata yang dimodelkan (Law and Kelton, 1991).
– Verifikasi merupakan suatu proses untuk memeriksa kesesuaian jalannya program komputer simulasi dengan cara melakukan pemeriksaan program komputer (Law and Kelton, 1991).

Dari kedua pengertian tersebut dapat ditarik kesimpulan bahwa verifikasi merupakan cara untuk membuktikan bahwa sesuatu adalah benar/menjamin kebenaran suatu model, sedangkan validasi bertujuan untuk membuat sesuatu diterima atau disetujui.
Berikut tabel perbandingan validasi dan verifikasi dari beberapa model :

Validasi Model Konseptual
Validasi model konseptual merupakan proses pembentukan abstraksi relevan sistem nyata terhadap pertanyaan model simulasi yang diharapkan akan dijawab.
Secara konseptual, kita modelkan sistem sebagai interaksi kejadian :
• Pemakai melakukan koneksi ke sistem
• Pemakai terhubung dan sesi dimulai
• Pemakai menyudahi sesi
• Pemakai yang ditolak mencoba koneksi ke sistem

Validasi dan Verifikasi Model Logika
Ada beberapa pendekatan yang digunakan untuk verifikasi model logika :
• Apakah kejadian dalam model diproses dengan benar ?
• Apakah rumus matematika dan relasi dalam model valid ?
• Apakah statistik dan ukuran kinerja diukur dengan benar ?
Metode yang digunakan untuk verifikasi dan validasi pemrosesan pada model logika adalah structured walk-through, dimana pengembang model logika harus menjelaskan (walk through) logika detil model ke anggota lain tim pengembang model simulasi.

Verifikasi Model Komputer
Ada beberapa teknik dalam verifikasi model komputer :
1. Membuat dan debug program komputer dalam modul-modul atau subprogram
2. Membuat program komputer secara bersama-sama
3. Menjalankan simulasi dengan berbagai variasi parameter input dan memeriksa apakah outputnya reasonable
4. Melakukan trace, teknik yang sangat baik digunakan untuk mendebug program simulasi event diskrit
5. Model sebaiknya dapat dijalankan dengan asumsi sederhana
6. Untuk beberapa model simulasi, akan lebih bermanfaat untuk melakukan observasi sebuah animasi dari output animasi
7. Menuliskan mean sampel dan variasi sampel untuk setiap probabilitas distribusi input simulasi, dan bandingkan dengan mean dan variansi yang diinginkan
8. Menggunakan paket simulasi
Model komputer diverifikasi dengan menunjukkan bahwa program komputer adalah implementasi tepat model logika.

Validasi Model Simulasi
• Membangun sebuah model dengan usaha melibatkan informasi semaksimal mungkin
• Menguji asumsi-asumsi model secara empiris
• Menentukan seberapa representative output simulasi
Beberapa metode yang digunakan dalam validasi model simulasi :
• Perbandingan output simulasi dengan sistem nyata
• Metode Delphi
• Pengujian turing

Referensi
http://vhuba.blogspot.com/2012/10/definisi-karakteristik-dan-prinsip.html
http://info-pemodelan-sistem.blogspot.com/2010/06/definisi-karakteristik-dan-prinsip.html